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삼성전자와 TSMC의 파운드리(반도체 위탁생산) 미세공정 경쟁이 한층 치열해질 전망이다.

22일 업계와 외신 등에 따르면 대만 TSMC는 오는 4월 29일 북미 기술 심포지엄에서 자사 3나노 공정기술을 구체적으로 공개할 예정이다.

3나노는 반도체 회로 선폭을 의미하는데, 선폭이 좁을수록 소비전력이 감소하고 처리 속도가 향상된다.

TSMC는 이달 실적 설명 콘퍼런스콜에서도 "고객사들과 3나노 디자인에 협업하고 있으며 공정기술 개발도 잘 돼가고 있다"고 계획을 밝혔다.

앞서 TSMC는 올해까지 5나노, 2022년까지 3나노 반도체를 양산하겠다는 목표를 제시한 바 있으나 구체적인 기술 로드맵을 공개하지는 않았다.

TSMC의 경쟁자인 삼성전자는 2018년 처음 'GAA(Gate-All-Around)' 기술을 포함한 3나노 공정 로드맵을 공개했다. 지난해에는 고객사에 설계툴을 제공했고, 이달에는 최초 개발을 공식화했다.

TSMC가 삼성전자처럼 GAA 기술을 채택할지, 혹은 기존의 핀펫 기술을 채택할지에 따라 이들 경쟁 구도 또한 달라진다고 업계는 분석하고 있다.

만약 TSMC가 삼성전자와 같은 기술을 채택하게 되면 최신 반도체 물량을 사이에 둔 양사의 3나노 경쟁은 더욱 치열해질 것으로 전망된다.

파운드리 업체 가운데 7나노 이하 미세공정 기술을 보유한 기업은 삼성전자와 TSMC 단 2곳뿐이다. 다만 7나노부터 3나노까지 먼저 개발에 성공한 업체는 삼성전자다.

KDB미래전략연구소 강상구 연구원은 지난 20일 보고서를 통해 "삼성전자는 7나노 이하 미세공정 기술력 면에서 TSMC와 대등한 수준"이라면서도 "삼성전자와 경쟁 관계에 있는 팹리스의 기술 유출 우려를 해소할 방안이 필요하다"고 설명했다.

[이투데이/한영대 기자(yeongdai@etoday.co.kr)]

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