600㎜ 크기의 대면적 패널을 통해 생산성을 6.5배 높이고 제조 비용을 크게 낮출 수 있는 반도체 패키징 기술이 국내에서 개발됐다.

한국기계연구원은 송준엽 자율제조연구소 반도체장비연구센터 연구위원과 이재학 박사 연구팀이 한화정밀기계, 크레셈, 엠티아이와 함께 가로·세로 600㎜의 대면적 패널 위에서 고집적 다차원 반도체 패키징을 실현할 수 있는 FO-PLP 장비와 공정, 소재 기술 등 핵심 원천기술과 특허 14건과 실용화 기술을 개발했다고 26일 밝혔다.

연구팀은 기존 300㎜ 원형 웨이퍼가 아닌 600㎜ 사각형의 패널을 사용해 생산성을 향상했다. 칩 틀어짐 ±5㎛ 이내의 정밀도, 시간당 1만 개 이상의 칩 생산이 가능한 높은 생산성의 본딩 장비와 저잔사 고내열성 소재, 1~2㎛급 분해능을 갖는 고속 대면적 검사장비를 통합적으로 개발했다. ±5㎛ 수준의 정밀도는 기존 대비 30% 이상 개선된 것이다. 생산성도 6.5배 향상됐다.

기계연은 이날 서울 양재계연은 이날 서울 서초구 엘타워에서 성과보고회를 열고 한국반도체연구조합, 한화정밀기계, 크레셈, 엠티아이와 ‘차세대 반도체 FO-PLP 기술 실용화를 위한 업무협약’을 체결하고 상용화에 힘을 모으기로 했다.

송 연구위원은 “FO-PLP 시장은 향후 5년간 연평균 성장률이 30%로 예측되는 고성장 분야”라며 “2030년 500억 달러 시장이 예상되는 반도체 패키지 시장은 FO-PLP 기술이 선도할 것으로 기대한다”고 말했다.

김윤수 기자 sookim@sedaily.com
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