한국기계연구원 자율제조연구소 반도체장비연구센터 송준엽 연구위원 연구팀(왼쪽부터 오승진 선임연구원, 이재학 책임연구원, 송준엽 연구위원, 박아영 선임연구원, 문현규 선임연구원, 한성흠 책임연구원)이 개발한 대면적 사각형 패널과 기존의 원형 웨이퍼를 비교해 들고 있다./한국기계연구원

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생산성을 6.5배 높이고 제조 비용은 대폭 절감할 수 있는 차세대 반도체 패키징 기술이 나왔다. 300㎜ 원형 웨이퍼를 사용하는 기존 기술의 한계를 넘어서 600㎜X600㎜ 크기의 사각형 대형 패널로 높은 생산성과 정밀도를 구현했다.

한국기계연구원 자율제조연구소 반도체장비연구센터 송준엽 연구위원, 이재학 책임연구원 연구팀은 한화정밀기계, 크레셈, 엠티아이와 함께 600㎜ 대면적의 패널 위에서 고집적 다차원 패키징을 실현할 수 있는 새로운 원천기술을 개발했다고 26일 밝혔다.

연구진은 원형이 아닌 사각형의 600㎜X600㎜ 대면적 패널을 사용해 생산성을 극대화했다. 5㎛(마이크로미터, 100만분의 1m) 이내의 정밀도, 시간당 1만개 이상의 칩 생산이 가능한 높은 생산성의 본딩 장비와 저잔사 고내열성 소재, 1~2㎛급 분해능을 갖는 고속 대면적 검사장비도 함께 개발했다.

연구진은 FO-PLP 기술을 적용했다. 이 기술은 반도체 칩을 대면적 패널 위에 배열하여 패키징을 구현하는 기술이다. 기존의 FO-WLP 기술이 웨이퍼 단위에서 패키징을 진행하는 것과 달리 대면적 패널을 이용하므로 생산성이 높지만 기술적 난이도가 매우 높다.

연구진은 공정 통합형 AI 검사와 보정 기술로 FO-PLP의 칩 틀어짐 오차를 줄였다. 연구진은 5㎛ 수준의 정밀도를 달성했는데, 이는 기존 기술 대비 30% 이상 정밀도가 높아진 수준이다. 기존 300㎜ FO-WLP보다 생산성은 6.5배 높였다. 선폭을 세계최고 수준인 7㎛ 이하로 미세화해 향후 고성능 하이엔드 패키지에도 적용이 가능할 것으로 기대된다고 연구진은 밝혔다.

연구를 이끈 송준엽 연구위원은 “FO-PLP 시장은 향후 5년간 연평균 성장률이 30%로 예측되는 고성장 분야”라며 “2030년 500억 달러 시장이 예상되는 반도체 패키지 시장은 FO-PLP 기술이 선도할 것으로 기대한다”고 밝혔다.

이번 연구는 산업통상자원부의 소재부품기술개발사업 ‘Die Shift 오차보정이 가능한 고정밀 FO-PLP본딩시스템 개발’ 과제로 수행됐다.

이종현 기자(iu@chosunbiz.com)

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