한화정밀기계·크레셈·엠티아이과 FO-PLP 소부장 기술 확보

한국기계연구원 자율제조연구소 반도체장비연구센터 송준엽 연구위원 연구팀(왼쪽부터 오승진 선임연구원, 이재학 책임연구원, 송준엽 연구위원, 박아영 선임연구원, 문현규 선임연구원, 한성흠 책임연구원). ㈜네페스와 공동 개발한 대면적 사각형 패널과 기존의 원형 웨이퍼를 비교하여 들고 있다

국내연구진이 생산성을 6.5배 높이고 제조비도 절감할 수 있는 차세대 반도체 패키징 기술을 개발했다.

한국기계연구원(기계연)은 자율제조연구소 반도체장비연구센터와 한화정밀기계, 크레셈, 엠티아이, 네페스가 공동으로 '600㎜×600㎜ 크기의 사각형 대형 패널'을 제조할 수 있는 기술과 장비를 개발했다고 26일 밝혔다.

이는 기존 300㎜ 원형 웨이퍼를 사용하는 기존 기술의 한계를 넘은 것으로 600㎜×600㎜ 크기의 사각형 대형 패널로 높은 생산성과 정밀도를 동시에 구현했다는 평가를 받는다.

기계연에 따르면 공동연구진은 600㎜×600㎜ 크기 사각형 대형 패널을 제조하기 위해 반도체 칩을 대면적 패널 위에 배열하는 패키징 기술인 FO-PLP와 함께 ±5㎛ 이내 정밀도, 시간당 1만 개 이상의 칩 생산이 가능한 본딩 장비(한화정밀기계), 저잔사 고내열성 소재(엠티아이), 1~2마이크로미터(㎛)급 분해능을 갖는 고속 대면적 검사장비(크레셈)를 통합적으로 개발했다.

FO-PLP는 칩을 대면적 패널 위에 재분배하는 과정에서 칩 접착제의 단차, 접착 과정에서의 재배열 오차, 몰딩 시 재료 간 열팽창계수의 차이로 인한 칩 틀어짐 오차가 발생한다. 단계별로 오차가 증폭되면 최종적으로 패키지 수율이 떨어진다. 이에 기계연 연구팀은 AI(인공지능)와 보정 기술 등을 통해 FO-PLP의 칩 틀어짐 오차를 감소시켜 수율과 생산성을 높였다.

또 한화정밀기계가 만든 본딩 장비는 칩 틀어짐을 개선해 정밀도를 기존보다 30% 이상 높였다. 관계자는 "이번에 개발한 고속 칩 틀어짐 검사 및 보정 기술을 통해 고도의 정밀도를 확보함으로써 생산성을 해외 선진사 대비 30% 이상 높였다"고 설명했다.

연구진은 이 같은 기술을 통해 반도체 업계에서 쓰던 기존 300㎜ FO-WLP(Fan-Out Wafer Level Packaging) 보다 생산성을 6.5배 향상시켜 패키지 제조비용도 대폭 줄였다고 전했다.

기계연은 이날 서울 엘타워 루비홀에서 성과보고회를 개최하고 한국반도체연구조합, 한화정밀기계, 크레셈, 엠티아이와 차세대 반도체 FO-PLP 기술 실용화를 위한 업무협약을 체결했다.

기계연 송준엽 연구위원은 "FO-PLP 시장은 향후 5년간 연평균 성장률이 30%로 예측되는 고성장 분야"라며 "2030년 500억 달러 시장이 예상되는 반도체 패키지 시장은 FO-PLP 기술이 선도할 것"이라고 말했다.

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류준영 기자 joon@mt.co.kr

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